• Tekniikka
  • Sähkölaitteet
  • Materiaaliteollisuus
  • Digitaalinen elämä
  • Tietosuojakäytäntö
  • O nimi
Location: Home / Tekniikka / Universal Chiplet Connect Express (UCIE) ilmoitti: Chiplet -ekosysteemin standardien asettaminen

Universal Chiplet Connect Express (UCIE) ilmoitti: Chiplet -ekosysteemin standardien asettaminen

Tekninen palvelu |
1160

Jos sirujen suunnittelussa on ollut yksi näkyvä, koko teollisuudenlaajuinen trendi viimeisen puolikymmenen aikana, se on ollut Chiplettien kasvava käyttö.Pienistä kuolemista on tullut yhä yleisempi ominaisuus, kun siruvalmistajat odottavat heitä käsittelemään kaikkea sirujen valmistuskustannuksista suunnittelun yleiseen skaalautuvuuteen.Olipa kyse vain entisen monoliittisen prosessorin jakamisesta muutamaan kappaleeseen tai menemällä äärimmäisyyteen 47 sirulla yhdellä pakkauksella, sirut ovat jo suuren osan sirujen suunnittelussa, ja siruvalmistajat ovat tehneet selväksi, että vain onkasvaa tulevaisuudessa.

Sillä välin yli viiden vuoden vakavan, suuren määrän käytön jälkeen sirut ja niiden taustalla olevat tekniikat näyttävät lopulta saavuttavan käännekohdan suunnittelun kannalta.Sirunvalmistajat ovat kehittäneet paljon paremman kuvan siitä, mitkä sirpat ovat (ja eivät ole) hyviä, pakkaustoimittajat ovat tarkentaneet kipeiden sijoittamiseen tarvittavia erittäin varmoja menetelmiä, ja suunnittelutiimit ovat silittäneet viestintäprotokollat, joita on käytetty sirujen puhetta keskuudessamuut.Lyhyesti sanottuna sirut eivät ole enää kokeellisia malleja, jotka on todistettava, vaan niistä on tullut todistettuja malleja, joihin siruvalmistajat voivat luottaa.Ja tämän lisääntyvän luottamus chiplet -tekniikkaan tulee suunnittelun etenemissuunnitelman ja vakauden tarve - suunnittelustandardien tarve.

To that end, today Intel, AMD, Arm, and all three leading-edge foundries are coming together to announce that they are forming a new and open standard for chiplet interconnects, which is aptly being named Universal Chiplet Interconnect Express, or UCIe.Ottaen merkittävää inspiraatiota erittäin menestyvästä PCI-Express-pelikirjasta, UCIE: n kanssa mukana olevat yritykset luovat standardin sirujen yhdistämiselle, tavoitteena on yksi standardisarja, jotka eivät vain yksinkertaista prosessia kaikille osapuolille, vaan johtavat tietä kohti kohti tietä kohtiEri valmistajien sirujen välinen täydellinen yhteentoimivuus, jolloin sirut voivat sekoittaa ja ottelua sirut, kuten siruvalmistajat näkevät sopivuuden.Toisin sanoen täydellisen ja yhteensopivan ekosysteemin tekeminen siruista, aivan kuten nykypäivän ekosysteemi PCIE-pohjaisille laajennuskorteille.


Sirut kuluttajaprosessorissa - sekä tiheät että harvat

Vertailut PCIE: hen ovat sopivia useilla tasoilla, ja tämä on ehkä paras tapa ymmärtää nopeasti Ucie -ryhmän tavoitteet.Uusi standardi ei ole vain saatavana avoimella tavalla, vaan myös mukana olevat yritykset perustavat muodollisen konsortioryhmän myöhemmin tänä vuonna UCIE: n hallinnoimiseksi ja sen kehittämiseksi edelleen.Samaan aikaan yleisen teknologian näkökulmasta Chiplettien käyttö on viimeisin askel integroitujen piirien jatkuvassa konsolidoinnissa, koska pienemmät ja pienemmät transistorit ovat sallineet yhä enemmän toiminnallisuutta,.Pohjimmiltaan laajennuskortilla olleet ominaisuudet tai erillinen siru tähän asti ovat alkaneet matkustaa itse sirulle/SOC: lle.Joten kuten PCIe moderoi, kuinka nämä osat toimivat yhdessä laajennuskortteina, on tarpeen uusi standardi, jotta näiden osien tulisi toimia yhdessä sirpaleina.

Viime kädessä UCIE: n takana olevien ryhmien ilmoitettu tavoite on perustaa avoin ja kaikkialla oleva ekosysteemi chipletteille.Tarkoittaako tämä yksinkertaisesti joidenkin fyysisten näkökohtien standardisointia helpommin valmistuksen helpottamiseksi tai todellisen sekoitus- ja ottelulaitteiden mahdollistamista, jossa asiakkaat voivat pyytää sirut, jotka on rakennettu useiden sirujen (Let) valmistajista, tämän tekemiseen tarvitaan vahvaa taustalla olevaa standardia.tapahtua.Ja siruvalmisteollisuuden tärkeimmät toimijat heittävät painonsa Ucien taakse, jotta tämä tapahtuu.

Miksi Chipletes?

Kaiken tämän taustalla oleva perustelu puolestaan on kasvava käyttö - ja joissain tapauksissa suoraa tarvetta - chiplettejä.Chiplettejä käytetään jo useiden siruvalmistajien tai useiden prosessisolmujen sekoittamiseen, ja niitä käytetään suurten sirujen rakentamiseen, jotka muuten eivät olisi mahdollista hiuskappaleiden rajojen takia.Kaikkia, joita joko taloustiede ajaa jollain tavalla (ei käyttämättä kallista, verenvuotoreunasolmua sirun jokaiselle osalle) tai halu yhdistää erilaisia valmistajia IP: n tarkoituksellisemmalla tavalla kuin viettää vuosia nauhoittamallamonoliittinen siru.Varmasti, monoliittiset sirut kokonaisuutena eivät katoa kokonaan (tiedonsiirto on edelleen kallista), mutta sirujen taloustiede johtaa väistämättä sirppujen käyttöä useimmissa tapauksissa.

Sillä välin on myös suorituskyky ja tehokkuus, joka herättää jatkuvaa kiinnostusta sirpaleihin.Tai tarkemmin sanottuna halu integroida enemmän toimintoja yhteen sirupakettiin.PCIe, niin nopeasti kuin se on, on edelleen hitaasti sirustandardien mukaan;Pitkät jäljen pituudet prosessorista ohjaimeen (ja takaisin) lisäävät paljon viivettä, ja tietojen työntäminen sen ympärille on suhteellisen kallista vallan suhteen.Joten siruvalmistajat haluavat yhä enemmän tuoda nämä toiminnot sirulle, vähentää viiveitä ja vähentää virrankulutusta.Mikä Chipletsin (ja siten UCIE) tapauksessa tarkoittaa kykyä parantaa suorituskykyä ylöspäin 20x ja vähentää virrankulutusta suunnilleen samalla määrällä.

Ucie 1.0: New Die-To-Die Spec with PCIe & CXL Layered on Top – Available Today

Sukelluksella UCIE -määritelmän ensimmäiseen tarkistukseen löydämme jotain melko suoraviivaista ja jotain, joka on hyvin selvästi suunniteltu nykypäivän pakkaustekniikan ominaisuuksien ympärille.Se, mitä Ucie tuo taulukkoon tänään, ei ole niin paljon uutta tekniikkaa, koska se on standardointi nykyisen tekniikan eri toteutuksien välillä, joten jokaisella on yhteinen pohja työskennellä.

Ehkä ei liian yllättävää, tämä UCIE: n alkuperäinen versio on peräisin Inteliltä, joka lahjoittaa spesifikaatio tukkumyynnin teollisuudelle ja mistä tulee UCIE -konsortio.Intel on ollut vastuussa useiden korkean profiilin avoimen yhdysteknologian alkuperäisestä kehittämisestä vuosikymmenien aikana-joista vähiten ei ole USB, PCIE ja Thunderbolt 3-joten ei ole liian järkyttävää nähdä heidän lahjoittavan toisen yhteydenpitoa tekniikan auttamiseksi Kickstartin aloittamiseenMitä he (ja muu teollisuus) uskovat olevan seuraava tietotekniikan aalto.Älä kuitenkaan tee virhettä, tämä ei ole vain Intel-aloite, josta käy ilmi, että yritykset tukevat uutta standardia ja kuka muodostaa tulevan konsortion.(Aina kun sinulla on vanhemmat kaverit sekä Intelistä että AMD: stä samassa tiedotuspuhelussa, tiedät jotain suurta)

Konepellin alla UCIE lainaa Intelin aikaisemmasta edistyneestä käyttöliittymäväylän (AIB) tekniikasta.Intel lahjoitti aiemmin tämän tekniikan Chips Alliancelle vuonna 2020, joten tämä ei ole ensimmäinen kerta, kun Intel on julkaissut tämän tekniikan version avoimella tavalla.Mutta UCIE on vielä suurin (ja suurin osa chiplet-keskittyneimmistä) ponnisteluista, mikä käy ilmi Intelin Fab-kilpailijoiden tuesta, samoin kuin CPU-suunnittelukilpailijat.

Mitä tulee itse UCIE -määritelmään, puhutaanpa siitä, mitä se tekee ja ei kata.Erittely kattaa fyysisen kerroksen, asettamalla sähköiset signalointistandardit, joita sirut käyttävät puhuakseen toisilleen, samoin kuin fyysisten kaistojen lukumäärä ja tuetut kohokumppanit.Ja spesifikaatio kattaa protokollikerroksen, määrittelemällä korkeamman tason protokollat päällekkäin näille signaaleille kaiken ymmärtämiseksi ja tarvittavan ominaisuusjoukon tarjoamiseksi.

Se, mitä eritelmä ei kata, on pakkaus-/siltatekniikka, jota käytetään fyysisen linkin tarjoamiseen sirujen välillä.Tämä ei ole Intel lahjoittaa esimerkiksi Emib tai Foveros.Pikemminkin Ucie on silta-agnostinen;Chiplet -laitteet voidaan yhdistää Fanout Bridge-, Piilanterposers, EMIB: n tai jopa vain tavallisen vanhan orgaanisen substraatin kautta alempien kaistanleveyslaitteiden tapauksessa.UCIE: n on tarkoitus toimia kaikkien näiden kanssa, koska silta itsessään on pohjimmiltaan tyhmä putki sähkösignaalien kuljettamiseksi sirpaleiden välillä.Niin kauan kuin chiplet tarttuu standardiin (mukaan lukien kohoumakorkeus), niin se pystyy puhumaan toisen Ucie -chiplet -palvelun kanssa.

Universal Chiplet Interconnect Express (UCIe) Announced: Setting Standards For The Chiplet Ecosystem

Tuossa huomautuksessa UCIE 1.0: n mukana tulee olennaisesti kaksi suorituskyvyn/monimutkaisuuden standarditasoa.Aptisen nimeävän ”vakiopaketin” tason tekniset tiedot on suunniteltu alhaisemmille kaistanleveyslaitteille, jotka käyttävät perinteisiä orgaanisia substraatteja.Nämä osat käyttävät enintään 16 tietoa kaistaa, 100 μm + kolahtopaikkoja ja laajennetut kanavan pituudet.Korkealla tasolla se on kuin kahden laitteen kiinnittäminen nykyaikaisen PCIe -linkin päälle, mutta asettamalla ne paljon, paljon lähemmäksi.

Samaan aikaan toinen eritelmien joukko kattaa sen, mitä UCIE-ryhmä pitää ”edistyneellä paketilla”, ja tämä kattaa kaikki tiheät piisiltapohjaiset tekniikat, kuten EMIB ja Info.Advanced -pakettien eritelmä vaatii pienempiä kohokuvia - luokkaa 25 μm - 55 μm - samoin kuin 4x niin monta kaistaa klusteria kohti suuremman tiheyden vuoksi ja alle 2 mm: n hyvin lyhyet kanavat..UCIE -promoottorit uskovat, että täyden kokoonpanoon ottivat sen, että edistyksellinen paketin asetus nykypäivän 45 μm: n kohokumppaniteknologialla pystyisi toimittamaan jopa 1.3tb/s/mm rantaviivaa (lineaarista) kaistanleveyttä.Toisin sanoen 1.3TB sekunnissa data voisi kulkea sirun 1 mm: n reunan läpi.

En mäistä kaikkia täällä olevia hahmoja, mutta kaiken tämän on tarkoitettu korostamaan, kuinka Ucie on asennettu palvelemaan Chiplet -tarpeita suorituskyvyn molemmissa päissä.Sirunvalmistajille, joiden on vain saatava kaksi sirpaleita yhteen yhdellä paketilla kustannustehokkaalla tavalla, on olemassa vakiopakettilähestymistapa.Ja siruvalmistajille, joiden on saatava kaksi sirpaleita käyttäytymään mahdollisimman lähelle yhtä monoliittista sirua, edistyneet pakkausvaatimukset sallivat paljon kaistoja - ja siten paljon kaistanleveyttä.

Sillä välin on mielenkiintoista huomata, mitä promoottorit odottavat latenssin ja energiatehokkuuden suhteen.Kaikissa pakettityypeissä latenssin odotetaan olevan alle 2NS, mikä on erityisen kriittistä Chiplet -malleissa, jotka jakavat sen, mikä aikaisemmin olisi ollut monoliittinen sirujen suunnittelu.Samaan aikaan tehon hyötysuhde vaihtelee matalasta 0.5 pj/bitti vakiopakkaukselle, vielä pienemmälle 0.25 pj/b edistyneelle pakkaukselle.Tämä auttaa havainnollistamaan, miksi jotkut siruvalmistajat ovat innokkaita pääsemään alukseen sirujen kanssa, koska parannukset erillisiin PCIE/CXL -kortteihin voivat olla merkittäviä.

Fyysinen kerros, joka yhdistää sirut, puolestaan on uusi UCIE: lle.Intel ja muut promoottorit eivät ole menossa liian syvälle tämän toiminnan (jopa heidän valkoisessa), mutta korkealla tasolla fyysinen kerrosstandardi tarjoaa sähköisen signaloinnin, kellojen, linkkiharjoituksen ja sivukaistan signaloinnin.256 tavun virtauksen ohjausyksikkö (FLIT) puolestaan käsittelee todellisen tiedonsiirron.

Tämän yläpuolella on jotain puolivälistä kerrosta, jota ryhmä kutsuu die-die-sovittimeksi.D2D tarjoaa perustan linkkivaltionhallinta- ja parametrien neuvotteluille sirpaleiden välillä.D2D on myös vastuussa valinnaisen tuen tarjoamisesta lisätietojen luotettavuuden suojatoimenpiteille CRCS: n ja linkkitason tutkijoiden kautta.

Lopuksi, protokollikerroksessa Chiplet -valmistajilla on muutama erilainen vaihtoehto.UCIE: n viralliset standardisoidut protokollat ovat PCI-Express ja sen välimuisti-coherent serkku, Compute Express Link, joka itsessään on rakennettu PCIE: n päälle.Keskustellessaan valinnastaan täällä, UCIE-promoottorit päättivät noudattaa käytännöllistä lähestymistapaa: PCIE: lle ja CXL: lle on jo koko teollisuudenlaajuinen tuki, joten pyörä itse uudelleen, he aikovat hyödyntää olemassa olevia ekosysteemejä protokollikerroksessa.Tämä tarkoittaa, että Ucie lyö maata juoksemassa täysin tasaisella ja hyvin todistetulla protokollakerroksella, joka voi tarjota luotettavan tiedonsiirron ja linkinhallinnan sekä ylimääräisiä räätälöityjä ominaisuuksia, kuten välimuistin johdonmukaisuus.Ja ehkä yhtä tärkeä, se tarkoittaa, että asiakkaita ja sirpaleiden kaltaisia voivat hyödyntää olemassa olevia ohjelmistoinvestointejaan PCIE/CXL: ään, yksinkertaistamalla kehitysprosessia edelleen ja hankkimalla UCIE-yhteensopivat sirut ovesta paljon aikaisemmin.

In practice, I would have been far more surprised if UCIe didn’t leverage PCIe/CXL in this fashion.PCIE-tekniikoista on tullut monien muiden tekniikoiden selkäranka, ja koko teollisuus on siirtynyt yrittäen keksiä PCIE.

Toisin sanoen, promoottorit ovat tehneet selväksi, että UCIE ei ole lukittu vain PCIE/CXL: lle.Standardin tulevat versiot voivat lisätä muita protokollia, jos jotain tulee ja omistaja on valmis lahjoittamaan sen standardille.

Finally, chipmakers are also free to use their own custom/bespoke protocols as well; they are not restricted to using just PCIe/CXL.UCIE tukee RAW/Streaming Protocol -vaihtoehtoa, joka mahdollistaa minkä tahansa muun protokollan käytön.Molempien sirujen olisi tietysti tuettava tätä mukautettua protokollaa yhteyden muodostamiseksi, mutta jopa tässä tapauksessa tämä antaisi sirunvalmistajalle hyödyntää UCIE -standardin fyysisiä näkökohtia yksinkertaistaakseen omaa suunnittelua/tuotantoa.

Tämä tarkoittaa myös sitä, että nykyiset yhdysprotokollat, kuten AMD: n ääretön kangas, eivät todennäköisesti mene minnekään, edes UCIE: n käyttöönoton myötä.Protokollat, kuten jos ne ovat edelleen paljon monimutkaisempia ja erikoistuneempia kuin mitä PCIE/CXL kykenee, mikä on järkevää, kun otetaan huomioon hyvin erityiset koherenssivaatimukset CPU -ytimien ja I/O -kuolemien yhdistämiseksi.Toisin sanoen, Chiplet -suunnittelun aivan kärjessä on eteenpäin, missä UCIE 1.0 on aloittamassa asioita.

Pitkä: Ucie myös ulkoisille yhteyksille?!

Ja vaikka Ucie on ensisijaisesti keskittynyt sirujen välisen yhteyden tarjoamiseen, standardi sisältää tosiasiallisesti varusteet sirun ulkopuolelle.Matkalla.

Jos siru/järjestelmän rakentaja haluaa, määritelmä mahdollistaa remilöimien käytön UCIE: n siirtämiseen protokollan tasolla paljon pidempien matkojen aikana.Tämä uhraa tosin viive- ja voima -edut lisäämällä (paljon) etäisyyttä.Mutta Ucie-promoottorit kuvittelevat palvelinasiakkaita, jotka käyttävät tätä tarjoamaan UCIE-yhteyksiä telineellä tai pod-tasolla, tarjoamalla suoran chiplet-shiplet-yhteyden jopa pitkiä matkoja.

Mielenkiintoisin ja ilmeisin käyttötapaus tällaiseen asennukseen on Piilifotoniikka.Laajentamalla sirpalekonseptia siellä, siruvalmistaja voisi rakentaa yhteispakatun optisen lähetin-vastaanottimen paketin reunaan ja sitten UCIE: n avulla kytkeä se toiseen sirpaukseen.Tämä mahdollistaisi optisen yhdistämisen suoraan sirusta ohittaen tarpeen (ja voimakustannukset) menemiseen sirun ulkopuolelle lähetin-vastaanottimeen.

Promoottorit esittelevät myös ulkoisten muisti-/tallennuslaitteiden ympärille perustuvia konsepteja.Samoin kuin ulkoiset telineet/piirtäjät, joissa on enemmän Socs.

Ucie 1.0 on vasta alku

Kun taas ucie 1.0 Eritelmää julkaistaan tänään, standardin takana olevat promoottorit kääntävät jo silmänsä tekniikan tulevaisuuteen ja itse konsortion tulevaisuuteen.

Ucie 1.0 on hyvin ”lähtökohta” -standardi, joka tulee alun perin kehitettäessä yksinään Intelin sisällä.Kuten aiemmin mainittiin, konsortio tarkastelee muita mahdollisia protokollia lisäämään standardia.Ja toistaiseksi standardi määrittelee vain kaksi siitä, mitä he pitävät Chiplet -suunnittelun neljää näkökohtaa: fyysinen kerros ja viestintäprotokollat.Ryhmä haluaa mennä pidemmälle tekemällä sekoitus- ja ottelun sirpaleekosysteemistä todellisuutta määrittelemällä myös standardisoidut sirkkomuotokertoimet ja jopa hallitsemalla muita sirpaleita.

Tämä on jatkuvien sirupakkaustekniikoiden muutosten lisäksi, jotka edelleen etenevät. The Ucie 1.0 Standardi on olennaisesti määritelty vain 2D: lle ja 2: lle.5D-sirupakkaus, mutta ei 3D Direct Die-to-Die -teknologiat, kuten tuleva Foveros Direct.Kun 3D -sirupakkaus tulee saataville, standardi on päivitettävä tarjottujen uusien ominaisuuksien ja vielä suurempien tiheyksien huomioon ottamiseksi.

Mutta sitä varten Ucie tarvitsee asianmukaisen konsortion sen takana, minkä vuoksi nykypäivän ilmoitus on yhtä paljon uuden standardin ilmoitusta kuin muille yrityksille, ja auttaa kehittämään standardin tulevia iteraatioita.UCIE -promoottoriryhmä on jo erittäin merkittävä luettelo, joka sisältää BIP/IP -suunnittelijoiden AMD: n, ARM: n, Intelin ja Qualcommin, Chip Fabs TSMC: n ja Samsungin (ja Intel), sirupakkausyrityksen edistyneen puolijohteiden tekniikan sekä pilvipalvelujen tarjoajat Google, Google, Google, Google, Google, Google,Microsoft ja meta.

Lyhyesti sanottuna, se on kuka monista siruteollisuuden suurista toimijoista (olivatko he tuottajia tai kuluttajia), mutta promoottorit etsivät lisää jäseniä.Käytännöllisesti, mitä enemmän sisäänostosta standardi saa, sitä tehokkaampi ja laajemmin hyväksytty se on, mutta ryhmä hyötyy myös lisäyritysten mielipiteistä ja ymmärtää, mitkä heidän laskentatarpeensa ovat.

Lisätietoja UCIE -eritelmästä löytyy ryhmän uudesta verkkosivustosta, mukaan lukien UCIE -valkoinen.Samaan aikaan kiinnostuneet yritykset voivat myös löytää lisätietoja ryhmän liittymisestä, kun muodollinen konsortio luodaan vähän myöhemmin tänä vuonna.

Gallery: UCIe Presentation