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Universal Chiplet Interconnect Express (UCIE) Annonce: établir des normes pour l'écosystème Chiplet

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S'il y a eu une tendance importante et à l'échelle de l'industrie dans la conception des puces au cours de la dernière demi-décennie, cela a été l'utilisation croissante des chiplets.Les minuscules matrices sont devenues une caractéristique de plus en plus courante alors que les fabricants de puces les cherchent pour s'attaquer à tout, des coûts de fabrication des puces à l'évolutivité globale d'une conception.Que ce soit simplement en divisant un processeur anciennement monolithique en quelques pièces, ou en allant à l'extrême avec 47 Chiplets sur un seul paquet, les Chiplets jouent déjà un grand rôle dans la conception des puces aujourd'hui, et les fabricants de puces ont clairement indiqué que c'est seulementva grandir dans le futur.

En attendant, après plus de 5 ans d'utilisation sérieuse et à volume élevé, les chiplets et les technologies qui les sous-tendent semblent enfin atteindre un point d'inflexion en termes de conception.Les fabricants de puces ont développé une bien meilleure idée de ce que les chiplets sont (et ne sont pas) bons, les fournisseurs d'emballage ont affiné leurs méthodes ultra-précises nécessaires pour placer les chiplets, et les équipes d'ingénierie ont réglé les protocoles de communication auparavant.autre.En bref, les chiplets ne sont plus.Et avec cette dépendance croissante à l'égard de la technologie Chiplet, le besoin de feuilles de route et de stabilité de conception - le besoin de normes de conception.

To that end, today Intel, AMD, Arm, and all three leading-edge foundries are coming together to announce that they are forming a new and open standard for chiplet interconnects, which is aptly being named Universal Chiplet Interconnect Express, or UCIe.S'inspirant significatif du livre de jeu PCI-Express très réussi, avec UCIE, les entreprises impliquées créent une norme pour connecter Chiplets, dans le but d'avoir un seul ensemble de normes qui simplifient non seulement le processus pour toutes les personnes impliquées, mais ouvrent la voie àInteropérabilité complète entre les chiplets de différents fabricants, permettant aux puces de mélanger et de clipler comme les fabricants de puces.En d'autres termes, pour faire un écosystème complet et compatible de Chiplets, tout comme l'écosystème d'aujourd'hui pour les cartes d'extension basées sur PCIE.


Chiplets dans un processeur de consommation - à la fois dense et clairsemé

Les comparaisons avec PCIe sont appropriées à plusieurs niveaux, et c'est peut-être la meilleure façon de comprendre rapidement les objectifs du groupe UCIE.Non seulement la nouvelle norme est mise à disposition de manière ouverte, mais les entreprises impliquées établiront un groupe de consortium officiel plus tard cette année pour administrer UCIE et le développer davantage.Pendant ce temps, du point de vue de la technologie générale, l'utilisation de Chiplets est la dernière étape de la consolidation continue des circuits intégrés, car des transistors de plus en plus petits ont permis de plus en plus de fonctionnalités.Essentiellement, les fonctionnalités qui ont été sur une carte d'extension ou une puce séparée jusqu'à présent commencent à se rendre sur la puce / SOC elle-même.Donc, comme PCIe modère comment ces pièces fonctionnent ensemble en tant que cartes d'extension, une nouvelle norme est devenue nécessaire pour modérer la façon dont ces pièces devraient fonctionner ensemble en tant que chiplets.

En fin de compte, l'objectif déclaré des groupes derrière Ucie est d'établir un écosystème ouvert et omniprésent pour les chiplets.Que cela signifie simplement normaliser certains des aspects physiques pour une fabrication plus facile ou permettre une véritable configuration de mélange et de match où les clients peuvent demander une puce construite avec des chiplets à plusieurs fabricants de puces (LET), une forte norme sous-jacente est nécessaire pour le fairearriver.Et les principaux acteurs de l'industrie de la fabrication de tamias jettent leur poids derrière Ucie pour que cela se produise.

Pourquoi Chiplets?

La justification sous-jacente de tout cela, à son tour, est l'utilisation croissante - et, dans certains cas, le besoin carrément - Chiplets.Les chiplets sont déjà utilisés pour mélanger les matrices à partir de plusieurs fabricants de puces ou de plusieurs nœuds de processus, et ils sont utilisés pour construire de grandes puces qui autrement ne seraient pas possibles en raison des limites de réticule.Tout cela est motivé par l'économie d'une manière ou d'une autre (n'utilisant pas un nœud coûteux et saignant pour chaque partie d'une puce), ou par le désir de combiner IP de fabricants disparates de manière plus opportun que de passer des années à enregistrer unpuce monolithique.Pour être sûr, les puces monolithiques dans leur ensemble ne disparaissent pas entièrement (les données déplacées restent coûteuses), mais l'économie de la conception des puces entraîne inexorablement l'utilisation de chiplets dans plus de cas.

Pendant ce temps, il y a aussi une pression pour les performances et l'efficacité qui suscitent l'intérêt continu pour les chiplettes.Ou pour être plus précis, entraînant un désir d'intégrer plus de fonctions sur un seul paquet de puces.PCIe, pour aussi vite qu'elle est, est toujours lente selon les normes des puces;Les longues longueurs de trace d'un processeur à un contrôleur (et vice-versa) s'ajoutent à beaucoup de latence, et pousser les données à ce sujet est relativement coûteux en termes de puissance.Ainsi, les fabricants de puces souhaitent de plus en plus apporter ces fonctions sur la puce, faire baisser les latences et réduire la consommation d'énergie.Qui, dans le cas des chiplets (et donc Ucie), signifie être capable d'améliorer les performances en plus de 20X et une consommation d'énergie de la même quantité à peu près la même quantité.

Ucie 1.0: New Die-To-Die Spec with PCIe & CXL Layered on Top – Available Today

En plongeant dans la première révision de la spécification UCIE, nous trouvons quelque chose qui est assez simple, et quelque chose qui est très clairement conçu autour des capacités des technologies d'emballage d'aujourd'hui.Ce que Ucie apporte à la table aujourd'hui n'est pas tant de nouvelles technologies que la normalisation entre les différentes implémentations des technologies actuelles, afin que tout le monde ait un terrain commun pour travailler avec.

Peut-être pas trop surprise, cette version initiale d'Ucie vient d'Intel, qui fait don de la spécification en gros à l'industrie et ce qui deviendra le consortium UCIE.Intel a été responsable du développement initial de plusieurs technologies d'interconnexion ouvertes de grande envergure au fil des décennies - dont le moindre n'a pas été USB, PCIe et Thunderbolt 3 - il n'est donc pas trop choquant de les voir donner une autre technologie d'interconnexion pour aider à lancer le coup d'envoiCe qu'ils (et le reste de l'industrie) croient être la prochaine vague d'informatique.Ne vous y trompez pas, cependant, ce n'est pas une initiative Intel uniquement, comme en témoignent les entreprises qui soutiennent la nouvelle norme et qui formera le prochain consortium.(Chaque fois que vous avez des camarades seniors d'Intel et d'AMD sur le même appel d'information, vous savez que quelque chose de grand se passe)

Sous le capot, UCie emprunte de la technologie AVANCE BUS (AIB) d'Intel..Intel a précédemment fait don de cette technologie à la Chips Alliance en 2020, ce n'est donc pas la première fois qu'Intel publie une version de cette technologie de manière ouverte.Mais Ucie est l'effort le plus important (et le plus axé sur le chiplet) à ce jour, comme en témoignent le soutien des rivaux fabuleux d'Intel, ainsi que des rivaux de conception du processeur.

Quant à la spécification UCie elle-même, parlons de ce qu'il fait et ne couvre pas.Les spécifications couvrent la couche physique, en dispensant les normes de signalisation électrique que les chiplets utiliseront pour se parler, ainsi que le nombre de voies physiques et les tangages de bosse pris en charge.Et la spécification couvre la couche de protocole, définissant les protocoles de niveau supérieur superposés sur ces signaux pour tout donner et pour fournir l'ensemble de fonctionnalités nécessaires.

Ce que les spécifications ne couvrent pas, cependant, c'est la technologie d'emballage / pontage utilisée pour fournir le lien physique entre les chiplets.Ce n'est pas Intel donnant Emib ou Foveros, par exemple.Au contraire, Ucie est autonome du pont;Chiplets peut être lié via Fanout Bridge, les interposants en silicium, l'EMIB ou même simplement un vieux substrat organique simple dans le cas de dispositifs de bande passante inférieurs.Ucie est censé travailler avec tous ces éléments, car le pont lui-même est essentiellement un tuyau stupide pour transporter les signaux électriques entre les chips.Tant qu'un chiplet adhère à la norme (y compris la hauteur de bosse), il pourra parler à un autre Ucie Chiplet.

Universal Chiplet Interconnect Express (UCIe) Announced: Setting Standards For The Chiplet Ecosystem

Sur cette note, ucie 1.0 est livré avec essentiellement deux niveaux standard de performance / complexité.Les spécifications du niveau de «package standard» bien nommé sont conçues pour les appareils de bande passante inférieurs qui utilisent des substrats organiques traditionnels.Ces pièces utiliseront jusqu'à 16 voies de données, 100 μm + tangages de bosse et longueurs de canal étendues.À un niveau élevé, c'est comme connecter deux appareils sur un lien PCIe contemporain, mais les placer beaucoup, beaucoup plus près.

Pendant ce temps, un deuxième ensemble de spécifications couvre ce que le groupe UCIE considère comme un «package avancé», et cela couvre toutes les technologies basées sur un pont en silicium à haute densité comme l'EMIB et l'info.La spécification avancée du package nécessite des tangages de bosse plus petits - de l'ordre de 25 μm à 55 μm - ainsi que 4x autant de voies par cluster en raison de la plus grande densité, et des canaux très courts de moins de 2 mm.Qui ont pris sa configuration la plus complète, les promoteurs UCIE estiment qu'une configuration de package avancée utilisant la technologie de pitch de bosse de 45 μm d'aujourd'hui serait en mesure de livrer jusqu'à 1.3 To / s / mm de bande passante du rivage (linéaire).C'est-à-dire, 1.3 To par seconde de données pourraient passer à travers un bord de 1 mm d'une puce.

Je ne serai pas ici à chaque figure ici, mais tout cela est censé souligner comment Ucie est configuré pour répondre aux besoins en chiplet aux deux extrémités du spectre de performance.Pour les fabricants de puces qui ont juste besoin de réunir deux chiplets sur un seul paquet de manière rentable, il y a l'approche du package standard.Et pour les fabricants de puces qui ont besoin de faire en sorte que deux chiplets se comportent le plus près possible d'une seule puce monolithique, les spécifications avancées d'emballage permettent beaucoup de voies - et donc beaucoup de bande passante.

En attendant, il est intéressant de noter ce que les promoteurs attendent en termes de latence et d'efficacité énergétique.Pour tous les types de packages, la latence devrait être inférieure à 2N, ce qui est particulièrement essentiel dans les conceptions de chiplet qui divisent ce qui aurait été auparavant une conception de puces monolithiques.Pendant ce temps, l'efficacité énergétique varie d'un faible 0.5 pj / bit pour l'emballage standard, à un 0 encore plus bas.25 PJ / B pour un emballage avancé.Cela aide à illustrer pourquoi certains fabricants de puces sont impatients de monter à bord avec des chiplets, car les améliorations par rapport aux cartes PCIE / CXL discrètes pourraient être significatives.

La couche physique reliant les chiplets, à son tour, est nouveau pour Ucie.Intel et les autres promoteurs ne sont pas trop profonds dans la façon dont cela fonctionne (même dans leur livre blanc), mais à un niveau élevé, la norme de couche physique fournit la signalisation électrique, le blocage, l'entraînement des liens et la signalisation de la bande latérale.Une unité de contrôle de flux de 256 octets (FLIT) gère à son tour le transfert de données réel.

Au-dessus de ceci, une couche mi-chemin, que le groupe appelle l'adaptateur moulé.Le D2D fournit la base de la gestion des états de liaison et de la négociation des paramètres entre les chiplets.Le D2D est également chargé de fournir une prise en charge facultative pour des garanties de fiabilité des données supplémentaires via CRCS et les tentatives de niveau Link.

Enfin, sur la couche de protocole, les fabricants de chiplet ont quelques options différentes.Les protocoles officiels standardisés pour UCIE sont PCI-Express et son cousin cohérent en cache, Calcule Express Link, qui est lui-même construit au-dessus de PCIe.En discutant de leur choix ici, les promoteurs UCIE ont choisi de adopter l'approche pragmatique: il y a déjà une prise en charge à l'échelle de l'industrie pour PCIe et CXL, donc plutôt que de réinventer la roue eux-mêmes, ils vont tirer parti des écosystèmes existants à la couche de protocole.Cela signifie qu'Ucie frappe le sol en marche avec une couche de protocole entièrement étoffée et bien prouvée qui peut fournir un transfert de données fiable et une gestion des liens, ainsi que des fonctionnalités supplémentaires comme la cohérence du cache.Et peut-être tout aussi important, cela signifie que les clients et les tamipheurs peuvent tirer parti de leurs investissements logiciels existants dans PCIE / CXL, simplifiant davantage le processus de développement et obtenant des chiplets conformes à UCIE aussi plus tôt plus tôt.

In practice, I would have been far more surprised if UCIe didn’t leverage PCIe/CXL in this fashion.Les technologies de PCIe sont devenues l'épine dorsale de diverses autres technologies, et l'industrie dans son ensemble est passé en essayant de déverrouiller PCIe en ce qui concerne les besoins d'interconnexion de l'appareil de base.

Cela dit, les promoteurs ont clairement indiqué qu'Ucie n'est pas verrouillé sur PCIE / CXL.Les versions futures de la norme peuvent ajouter d'autres protocoles en cas de quelque chose et que le propriétaire est prêt à le donner à la norme.

Finally, chipmakers are also free to use their own custom/bespoke protocols as well; they are not restricted to using just PCIe/CXL.UCIE prend en charge une option de protocole brut / streaming qui permet à tout autre protocole d'être utilisé.Les deux Chiplets devraient prendre en charge ce protocole personnalisé pour établir une connexion, bien sûr, mais même dans ce cas, cela permettrait à un fabricant de puces de tirer parti des aspects physiques de la norme UCIE pour simplifier sa propre conception / production.

Cela signifie également que les protocoles d'interconnexion existants, tels que le tissu Infinity d'AMD, ne sont probablement pas allés nulle part, même avec l'introduction d'UCIE.Des protocoles comme If sont encore beaucoup plus complexes et spécialisés que ce dont PCIe / CXL sont capables, ce qui est logique compte tenu des exigences de cohérence très spécifiques pour lier les noyaux du processeur et les décès d'E / S.Autrement dit, la pointe de la conception du chiplet reste en avance sur l'endroit où Ucie 1.0 commence les choses.

Aller longtemps: Ucie pour les interconnexions externes aussi ?!

Et bien que UCIe soit avant tout axé sur la fourniture d'une interconnexion sur puce pour les chiplets, la norme comprend en fait des dispositions pour sortir de la puce.Bien hors service.

Si un constructeur de puces / système le souhaite, les spécifications permettent à des retimeurs d'être utilisés pour transférer UCIE au niveau du protocole sur des distances beaucoup plus longues.Certes, cela sacrifie les avantages de la latence et de la puissance en raison de l'ajout de (beaucoup de) distance.Mais les promoteurs UCIE Envision des clients du serveur utilisent ceci pour fournir des connexions UCIE au niveau du rack ou du pod, offrant une connexion directe de chiplet-en chiplet même sur de longues distances.

Le cas d'utilisation le plus intéressant et le plus évident pour ce type de configuration est la photonique du silicium.En prolongeant le concept Chiplet, un fabricant de puces pourrait construire un émetteur-récepteur optique co-emballé au bord d'un package, puis utiliser UCIE pour le connecter à un autre chiplet.Cela permettrait une interconnexion optique directement de la puce, en contournant le besoin (et le coût de puissance) d'aller à un émetteur-récepteur hors puce.

Les promoteurs montrent également des concepts basés sur des dispositifs de mémoire / de stockage externes.Ainsi que des racks / tirages externes avec plus de SOC sur eux.

Ucie 1.0 est juste le début

Tandis que l'ucie 1.0 Spécification est publiée aujourd'hui, les promoteurs derrière la norme tournent déjà leurs yeux vers l'avenir de la technologie et du consortium lui-même.

Ucie 1.0 est vraiment une norme de «point de départ», qui vient d'être développé à l'origine de manière solo à l'intérieur d'Intel.Comme mentionné précédemment, le consortium examinera d'autres protocoles possibles à ajouter à la norme.Et jusqu'à présent, la norme ne définit que deux de ce qu'ils considèrent comme quatre aspects de la conception du chiplet: la couche physique et les protocoles de communication.Le groupe aimerait aller plus loin en faisant un écosystème de chiplet mélangeur et apparié une réalité en définissant également des facteurs de forme Chiplet standardisés, et même en gérant d'autres chiplets.

Ceci est en plus des changements en cours dans les technologies d'emballage de puces, qui progressent toujours. The Ucie 1.0 La norme est essentiellement définie uniquement pour 2D et 2.Emballage de puce 5D, mais pas les technologies directes de la matrice directe comme le prochain Foveros Direct.À mesure que l'emballage de puces 3D devient disponible, la norme devra être mise à jour pour tenir compte des nouvelles capacités offertes, ainsi que des densités encore plus grandes.

Mais pour cela, Ucie aura besoin d'un consortium approprié derrière, c'est pourquoi l'annonce d'aujourd'hui est autant une révélation de la nouvelle norme que c'est un argument pour d'autres sociétés pour se joindre et aider à développer les itérations futures de la norme.Le groupe UCIE Promoters est déjà une liste très importante, avec le soutien de CHIP / IP Designers AMD, ARM, Intel et Qualcomm, Chip Fabs TSMC et Samsung (et Intel), la société d'emballage de puce avancée en génie semi-conducteur et en cloud Computing Providers, Google,Microsoft et Meta.

Bref, c'est un who's who de nombreux grands acteurs de l'industrie des puces (que ce soit des producteurs ou des consommateurs), mais les promoteurs recherchent plus de membres.De manière pragmatique, plus la norme est d'adhésion, plus elle sera efficace et largement adoptée, mais le groupe bénéficie également des opinions des entreprises supplémentaires et de comprendre quels sont leurs besoins de calcul.

Tous les détails sur la spécification UCIE peuvent être trouvés sur le nouveau site Web du groupe, y compris le livre blanc UCIE.En attendant, les entreprises intéressées peuvent également trouver plus d'informations sur la façon de rejoindre le groupe alors que le consortium formel est créé un peu plus tard cette année.

Gallery: UCIe Presentation